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AURIX? - XILINX FPGA リンク

恷m晒されたAURIX?とXILINX FPGAのリンクで來嬬を恷寄晒

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古勣

恷m晒されたAURIX?について - XILINX FPGA Link

インフィニオンテクノロジ`ズ、ザイリンクス、 は、d喘および恢匍喘アプリケ`ションでの芦畠マイクロコントロ`ラの聞喘の悲來を互めるためにf薦します。Xylonの仟しいIPコアは、インフィニオンのAURIXファミリ` (TC2xx および TC3xx) のマイクロコントロ`ラとXilinx SoC (System-on-Chip)、MPSoC (MultiProcessor SoC)、およびFPGA (Field Programmable Gate Arrays) デバイスgの互堀宥佚を、Infineon High Speed Serial Link (HSSL) を初して辛嬬にします。このシリアル リンクは、恷寄 320 Mbaud のボ` レ`トをサポ`トし、恷寄 84% の屎龍ペイロ`ド デ`タ レ`トをサポ`トします。

この仟しいIPコアにより、システム_k宀は、AURIX?が戻工するC嬬芦畠およびセキュリティを、ザイリンクスuデバイスが戻工する嫌ﾚいC嬬の辛嬬來とMみ栽わせることができます。リンクされたデバイスは、HSSL を初して札いの坪何リソ`スと俊Aされたリソ`スにアクセスし、崙囮できます。

Xylon HSSL IPコアC嬬
  • F壓、ザイリンクス 7 シリ`ズおよび Zynq-7000 SoC デバイス ファミリをサポ`ト
  • Xilinx UltraScale、UltraScale+ FPGA デバイス、Zynq UltraScale+ MPSoC のサポ`トは除い繍栖に嚠協されています。
  • 堰皆皆晦スレ`ブデバイス
  • 恷寄320 Mbaud/sのボ`レ`ト
  • スレ`ブデバイスとしてARM AMBA AXI4-Liteバスプロトコルに
  • マスタ`デバイスとしてARM AMBA AXI4バスプロトコルに
  • 3.25 GBのアドレス峺協辛嬬なスペ`スは、參和へのアクセスをカバ`します。

- FPGAファブリックレジスタとRAM

- PSセクションレジスタスペ`スとOCM

- リニア?アドレス峺協辛嬬なFLASHデバイス喜d

- オンボ`ドDDRメモリ

_kサポ`トとして、パ`トナ`はFPGA HSSLスタ`タ`キットを戻工しています

キットのh苧

のデザインは、インフィニオンのAURIX?マイクロコントロ`ラとザイリンクスのAll Programmable FPGAおよびSoCデバイスをインフィニオンの互堀シリアルリンク(HSSL)を初して儻堀に犹ソ咯Aするために駅勣なすべてのものをシステムO宀に戻工します。これらのデバイスをMみ栽わせることで、仟しい徭強概および垢Iデザインにおける芦畠來と來嬬の勣周の互まりを盾Qします。

キット坪否

  • インフィニオンのAURIX?マイクロコントロ`ラとザイリンクスのUltraScale+ MPSoCプログラマブルデバイスをMみ栽わせ
  • Xilinx FPGAg廾喘に恷m晒されたInfineon High Speed Serial Link(HSSL)を由栽
  • 得井?を根む頼畠なリファレンス デザインが原奉
  • デザインはザイリンクス Vivado? Design Suite 喘に笋気譴討い泙
  • リンクされたデバイスは、札いのリソ`スにアクセスして崙囮できます
  • 頼畠なハ`ドウェアプラットフォ`ムには、肝のものが根まれます。
    - 1 x Xilinx Zynq UltraScale+ MPSoC ? ? ? ? ? ? ? ? ? ? ?
    - 1 x Infineon Aurix 得ボ`ドキット KIT_A2G_TC397_5V_TRB_S
    - 1 x Xylon FMCボ`ド(ケ`ブル俊A喘)
    - 1 x FireWireケ`ブル
Zynq-7000 SoC デモ デザイン箭 C ブロック
  • HSSL IP コア (HSSL /ja/design-resources/platforms/aurix-software-tools/aurix-microcontroller-kits/aurix-xilinx-fpga-link/0) は、PS 7 AXI インタ`コネクトを初してすべての SoC IP コアのレジスタ セットにアクセスできます
  • HSSL 崙囮モジュ`ルは、揖じ AXI インフラストラクチャを初して坪何 HSCT、HSSL、および BCU レジスタ腎gにアクセスできます
  • HSSL IP コアは、PL-PS インタ`フェイスの GP ポ`トと HP AXI3 ポ`トを初して PS レジスタ腎gとオンボ`ド メモリにアクセスできます
  • プログラマブルな logiCLK IP コアにより、クロッキングをオンザフライで筝し、HSSL IP コアを駅勣なボ` レ`トにセットアップ辛嬬
ドキュメントと室宝サポ`ト

インフィニオンのテクニカルサポ`ト

  1. 馨霞庄稼韓庄稼艶看稼.界看馨(ハイパ`リンク)の和に氏芙のメ`ルアドレスで鞠hしてください
  2. ログイン兆の僕佚枠: AURIX@infineon.com
  3. 鞠h朔、仟しいドキュメントにして徭強厚仟サ`ビスが戻工されます
  4. 頼畠な鞠hプロセスが頼阻するまでに恷寄24扮寂かかる魁栽があります(タイムゾ`ンが呟なるため)。
掛霞鉛看稼芙テクニカルサポ`ト

恷m晒されたAURIX?について - XILINX FPGA Link

インフィニオンテクノロジ`ズ、ザイリンクス、 は、d喘および恢匍喘アプリケ`ションでの芦畠マイクロコントロ`ラの聞喘の悲來を互めるためにf薦します。Xylonの仟しいIPコアは、インフィニオンのAURIXファミリ` (TC2xx および TC3xx) のマイクロコントロ`ラとXilinx SoC (System-on-Chip)、MPSoC (MultiProcessor SoC)、およびFPGA (Field Programmable Gate Arrays) デバイスgの互堀宥佚を、Infineon High Speed Serial Link (HSSL) を初して辛嬬にします。このシリアル リンクは、恷寄 320 Mbaud のボ` レ`トをサポ`トし、恷寄 84% の屎龍ペイロ`ド デ`タ レ`トをサポ`トします。

この仟しいIPコアにより、システム_k宀は、AURIX?が戻工するC嬬芦畠およびセキュリティを、ザイリンクスuデバイスが戻工する嫌ﾚいC嬬の辛嬬來とMみ栽わせることができます。リンクされたデバイスは、HSSL を初して札いの坪何リソ`スと俊Aされたリソ`スにアクセスし、崙囮できます。

Xylon HSSL IPコアC嬬
  • F壓、ザイリンクス 7 シリ`ズおよび Zynq-7000 SoC デバイス ファミリをサポ`ト
  • Xilinx UltraScale、UltraScale+ FPGA デバイス、Zynq UltraScale+ MPSoC のサポ`トは除い繍栖に嚠協されています。
  • 堰皆皆晦スレ`ブデバイス
  • 恷寄320 Mbaud/sのボ`レ`ト
  • スレ`ブデバイスとしてARM AMBA AXI4-Liteバスプロトコルに
  • マスタ`デバイスとしてARM AMBA AXI4バスプロトコルに
  • 3.25 GBのアドレス峺協辛嬬なスペ`スは、參和へのアクセスをカバ`します。

- FPGAファブリックレジスタとRAM

- PSセクションレジスタスペ`スとOCM

- リニア?アドレス峺協辛嬬なFLASHデバイス喜d

- オンボ`ドDDRメモリ

_kサポ`トとして、パ`トナ`はFPGA HSSLスタ`タ`キットを戻工しています

キットのh苧

のデザインは、インフィニオンのAURIX?マイクロコントロ`ラとザイリンクスのAll Programmable FPGAおよびSoCデバイスをインフィニオンの互堀シリアルリンク(HSSL)を初して儻堀に犹ソ咯Aするために駅勣なすべてのものをシステムO宀に戻工します。これらのデバイスをMみ栽わせることで、仟しい徭強概および垢Iデザインにおける芦畠來と來嬬の勣周の互まりを盾Qします。

キット坪否

  • インフィニオンのAURIX?マイクロコントロ`ラとザイリンクスのUltraScale+ MPSoCプログラマブルデバイスをMみ栽わせ
  • Xilinx FPGAg廾喘に恷m晒されたInfineon High Speed Serial Link(HSSL)を由栽
  • 得井?を根む頼畠なリファレンス デザインが原奉
  • デザインはザイリンクス Vivado? Design Suite 喘に笋気譴討い泙
  • リンクされたデバイスは、札いのリソ`スにアクセスして崙囮できます
  • 頼畠なハ`ドウェアプラットフォ`ムには、肝のものが根まれます。
    - 1 x Xilinx Zynq UltraScale+ MPSoC ? ? ? ? ? ? ? ? ? ? ?
    - 1 x Infineon Aurix 得ボ`ドキット KIT_A2G_TC397_5V_TRB_S
    - 1 x Xylon FMCボ`ド(ケ`ブル俊A喘)
    - 1 x FireWireケ`ブル

Zynq-7000 SoC デモ デザイン箭 C ブロック
  • HSSL IP コア (HSSL /ja/design-resources/platforms/aurix-software-tools/aurix-microcontroller-kits/aurix-xilinx-fpga-link/0) は、PS 7 AXI インタ`コネクトを初してすべての SoC IP コアのレジスタ セットにアクセスできます
  • HSSL 崙囮モジュ`ルは、揖じ AXI インフラストラクチャを初して坪何 HSCT、HSSL、および BCU レジスタ腎gにアクセスできます
  • HSSL IP コアは、PL-PS インタ`フェイスの GP ポ`トと HP AXI3 ポ`トを初して PS レジスタ腎gとオンボ`ド メモリにアクセスできます
  • プログラマブルな logiCLK IP コアにより、クロッキングをオンザフライで筝し、HSSL IP コアを駅勣なボ` レ`トにセットアップ辛嬬

ドキュメントと室宝サポ`ト

インフィニオンのテクニカルサポ`ト

  1. 馨霞庄稼韓庄稼艶看稼.界看馨(ハイパ`リンク)の和に氏芙のメ`ルアドレスで鞠hしてください
  2. ログイン兆の僕佚枠: AURIX@infineon.com
  3. 鞠h朔、仟しいドキュメントにして徭強厚仟サ`ビスが戻工されます
  4. 頼畠な鞠hプロセスが頼阻するまでに恷寄24扮寂かかる魁栽があります(タイムゾ`ンが呟なるため)。
掛霞鉛看稼芙テクニカルサポ`ト

イメ`ジギャラリ`

Demo-Kit-Xylon.png
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